■ CPO 光引擎 RDL 互连设计：负责 CPO（Co-Packaged Optics）光引擎模块中的高密度互连设计，包括转接板（Interposer/Interconnect Bridge）上的 RDL（再布线层）布局设计、微凸点（Microbump）阵列规划、硅通孔（TSV/TMV）布局、以及光引擎与电芯片（ASIC/Switch）之间的高速信号走线优化。
■ SI/PI 高频仿真与优化：针对单波 100Gbps 及以上的 PAM4/NRZ 高速信号链路，开展信号完整性（SI）和电源完整性（PI）仿真，包括阻抗控制、插入损耗/回波损耗（IL/RL）、串扰分析、眼图评估、IR Drop 分析以及去耦电容布局优化。使用 Ansys HFSS/SIwave、Cadence Sigrity、Keysight ADS 等工具。
■ 高速基板与封装协同设计：参与 CPO 光引擎的高速基板（Substrate/FCBGA）设计，与基板厂商协作制定叠层结构、线宽线距规则、阻抗目标以及 DRC 规则。优化 BGA 出线、RDL 扇出、以及光引擎与主板之间的高速通道。
■ 电-热-力多物理场仿真：开展封装级热仿真（稳态/瞬态），评估光引擎在高速工作条件下的热分布与温升。结合翘曲（Warpage）仿真与热机械应力分析，优化 RDL 结构、材料选型与封装工艺参数，确保良率与可靠性。
■ 样片测试与验证闭环：配合完成封装样片的电学测试（TDR/TDT、S 参数、眼图、IR Drop 实测），对比仿真与测试结果，迭代优化设计。针对 SI/PI/热/翘曲问题开展根因分析（RCA），形成设计指导规范。
■ 跨团队协同：与硅光芯片设计、光学封装、ASIC 设计、系统架构、测试验证及供应链团队紧密配合，推动 CPO 光互连产品的端到端研发与量产落地。
任职要求
必备条件
● 精通封装级 SI/PI 仿真工具（Ansys SIwave/HFSS、Cadence Sigrity、Keysight ADS 等），具备 RDL、Bump、TSV、Interposer 等结构建模与仿真经验
● 理解先进封装工艺流程（WLP、2.5D/3D 集成、异构集成），有 RDL 设计或基板设计经验
● 具备高速信号链路设计认知（≥112Gbps NRZ/PAM4），理解 S 参数、眼图、COM 等指标
● 硕士及以上学历，微电子/电子封装/集成电路/电气工程/材料科学等相关专业
优先条件
● 有单波 100Gbps 以上（如 112Gbps/224Gbps PAM4）高速链路设计与仿真经验
● 有高速基板（FCBGA、高多层 PCB）设计经验，熟悉基板叠层与阻抗管控
● 有 CPO/OIO/AI Accelerator 光电共封项目实际经验
● 具备热仿真能力（Ansys Icepak/Flotherm/COMSOL），能开展稳态/瞬态热分析
● 具备结构应力与翘曲仿真能力（Ansys Mechanical/Abaqus），对封装热机械可靠性有分析经验
● 熟悉 RDL 工艺 PDK 使用或与 Foundry/OSAT 合作经验
加分项
● 同时具备 SI+PI+Thermal+Stress 全流程仿真能力者优先
● 有 CPO 光引擎产品量产经验
● 有 EM（电迁移）、TDDB 等可靠性仿真经验
● 有 Python/MATLAB 自动化脚本开发能力
我们提供
● 具有竞争力的薪酬体系和福利：五险一金、带薪年假、租房补贴
● 前沿 CPO 光互连与先进封装研发机会，直接参与下一代数据中心光互连产品定义
● 与硅光、封装、系统全栈团队深度协作，完整的技术成长路径
● 灵活的工作方式与开放的技术氛围
